雙穩態振盪器

雙穩態振盪器

雙穩態振盪器,即觸發器,是一種有兩種穩態的用於儲存組件,可記錄二進位制數位訊號“1”和“0”。觸發器是一種雙穩態多諧振盪器(bistable multivibrator)。該電路可以通過施加在一個或多個控制輸入端的信號來改變狀態,並會有1個或2個輸出。觸發器是構成時序邏輯電路以及各種複雜數字系統的基本邏輯單元。觸發器和鎖存器是在計算機、通訊和許多其他類型的系統中使用的數字電子系統的基本組成部分。

觸發器

觸發器(英語: Flip-flop, FF),中國大陸譯作“觸發器”、台灣及香港譯作“正反器”,是一種有兩種穩態的用於儲存組件,可記錄二進位制數位訊號“1”和“0”。觸發器是一種雙穩態多諧振盪器( bistable multivibrator)。該電路可以通過施加在一個或多個控制輸入端的信號來改變狀態,並會有1個或2個輸出。觸發器是構成時序邏輯電路以及各種複雜數字系統的基本邏輯單元。觸發器和鎖存器是在計算機、通訊和許多其他類型的系統中使用的數字電子系統的基本組成部分。

觸發器的線路圖由邏輯門組合而成,其結構均由SR鎖存器派生而來(廣義的觸發器包括鎖存器)。觸發器可以處理輸入、輸出信號和時鐘頻率之間的相互影響。這裡的觸發器特指flip-flop,flip-flop一詞主要是指具有兩個狀態相互翻轉,例如程式語言中使用flip-flop buffer(翻譯作雙緩衝)。

觸發器的種類

觸發器可以分成幾種常見的類型: SR(設定-重置,"set-reset"), D(數據或延遲,"data" or "delay"), T(反轉,"toggle"),和 JK。 以上類型的觸發器皆可用特徵方程,以現有的輸入、輸出信號(Q),導出下個(即下個時鐘脈衝的)輸出(Q)。

RS觸發器

主條目:鎖存器

基本RS觸發器又稱SR鎖存器,是觸發器中最簡單的一種,也是各種其他類型觸發器的基本組成部分。兩個與非門或或非門的輸入端輸出端進行交叉耦合或首尾相接,即可構成一個基本RS觸發器。

SR鎖存器運算
狀態轉移表激勵表
SRQ動作QQSR
00Q保持000X
010重置0110
101設定1001
11X不允許的輸入11X0
雙穩態振盪器 雙穩態振盪器

特徵方程為 ,且RS=0。

D觸發器

D觸發器有一個輸入、一個輸出和一個時鐘頻率輸入,當時鐘頻率由0轉為1時,輸出的值會和輸入的值相等。此類觸發器可用於防止因為噪聲所帶來的錯誤,以及通過管道增加處理數據的數量。

雙穩態振盪器 雙穩態振盪器

真值表如下:

DCKQQ
0X0
1X1
X000
X011

JK觸發器

JK 觸發器設有兩個輸入,其輸出的值由以下的算式來決定。

雙穩態振盪器 雙穩態振盪器

JK觸發器和觸發器中最基本的RS觸發器結構相似,其區別在於,RS觸發器不允許R與S同時為1,而JK觸發器允許J與K同時為1。當J與K同時變為1的同時,輸出的值狀態會反轉。也就是說,原來是0的話,變成1;原來是1的話,變成0。

T觸發器

T觸發器(Toggle Flip-Flop,or Trigger Flip-Flop)設有一個輸入和輸出,當時鐘頻率由0轉為1時,如果T和Q不相同時,其輸出值會是1。輸入端T為1的時候,輸出端的狀態Q發生反轉;輸入端T為0的時候,輸出端的狀態Q保持不變。把JK觸發器的J和K輸入點連線在一起,即構成一個T觸發器。

同步觸發器

參見:時鐘脈衝信號和空翻現象

在一個較為複雜的數字系統中,需要多個觸發器翻轉時間同步,這時候需要附加門控電路而構成同步觸發器。

主從觸發器

為了防止空翻現象對觸發器實際工作的影響,主從結構觸發器被研製出來。

主從RS觸發器

它由兩個同步RS觸發器以及一個反相器所構成。

主從JK觸發器

由於主從觸發器對輸入信號有所約束,又開發出了主從JK觸發器。

時序考量

•創建時間(setup time)是指數據在被採樣時鐘邊沿採樣到之前,需保持穩定的最小時間。

•維持時間(hold time)是指數據在被採樣時鐘邊沿採樣到之後,需保持穩定的最小時間。

在觸發器的數據手冊一般會標示組件的創建時間(t)及維持時間(t),一般會是以納秒(ns)為單位,有些先進的觸發器可以到數百皮秒(ps)。若數據及控制輸入從採樣時鐘邊沿之前就維持定值,且時間超過創建時間,在採樣時鐘邊沿之後就維持定值,且時間也超過維持時間,可以避免觸發器的亞穩態現象。

參見

•多諧振盪器

•正反饋

•死鎖

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