晶片測試
設計初期系統級晶片測試
SoC的基礎是深亞微米工藝，因此，對Soc器件的測試需要採用全新的方法。由於每個功能元件都有其自身的測試要求，設計工程師必須在設計初期就做出測試規劃。
為SoC設備所做的逐塊測試規劃必須實現：正確配置用於邏輯測試的ATPG工具；測試時間短；新型高速故障模型以及多種記憶體或小型陣列測試。對生產線而言，診斷方法不僅要找到故障，而且還要將故障節點與工作正常的節點分離開來。此外，只要有可能，應該採用測試復用技術以節約測試時間。在高集成度IC測試領域，ATPG和IDDQ的可測試性設計技術具備強大的故障分離機制。
需要提前規劃的其他實際參數包括：需要掃描的管腳數目和每個管腳端的記憶體數量。可以在SoC上嵌入邊界掃描，但並不限於電路板或多晶片模組上的互連測試。
儘管晶片尺寸在不斷減小，但一個晶片依然可封裝幾百萬個到上1億個電晶體，測試模式的數目已經增加到前所未有的程度，從而導致測試周期變長，這一問題可以通過將測試模式壓縮來解決，壓縮比可以達到20%至60%。對現在的大規模晶片設計，為避免出現容量問題，還有必要找到在64位作業系統上可運行的測試軟體。
此外，測試軟體也面臨著深亞微米工藝和頻率不斷提高所帶來的新的測試問題。過去測試靜態阻塞故障的ATPG測試模式已不再適用，在傳統工具上添加功能模式卻難以發現新的故障。較好的方式是，對過去的功能模式組進行分類以判斷哪些故障無法檢測，然後創建ATPG模式來捕獲這些遺漏的故障類型。
隨著設計容量的增大以及每個電晶體測試時間的縮短，為了找到與速度相關的問題並驗證電路時序，必須採用同步測試方法。 同步測試必須結合多種故障模型，包括瞬變模型、路徑延遲和IDDQ。
業界一些公司認為，將阻塞故障、功能性故障以及瞬變/路徑延遲故障結合起來也許是最為有效的測試策略。對深亞微米晶片和高頻率工作方式，瞬變和路徑延遲測試則更為重要。
要解決同步測試核心時的ATE精度問題，並降低成本，就必須找到一種新的方法，這種方法能簡化測試裝置的接口 (瞬變和路徑延遲測試要求測試裝置接口處時鐘準確)，同時能保證測試期間信號有足夠的精確度。
由於SoC記憶體塊中極有可能存在製造缺陷，因此存儲器BIST必須具備診斷功能，一旦發現問題，存在缺陷的地址單元就可以映射到備用地址單元的冗餘記憶體，檢測出的故障地址將放棄不用，避免捨棄整個昂貴的晶片。
對小型嵌入式記憶體塊進行測試，無需另加門電路或控制邏輯。例如，向量轉換測試技術可將功能模式轉換為一系列的掃描模式。
與BIST方法不同，旁路記憶體塊的功能輸入不需要額外的邏輯電路。由於不需要額外的測試邏輯，SoC開發工程師可復用過去形成的測試模式。
高級ATPG工具不僅能並行測試宏而且能夠確定是否存在衝突，以及詳細說明哪些宏可並行測試，哪些宏為什麼不可以並行測試。此外，即使宏時鐘與掃描時鐘相同(如同步存儲器)，這些宏也可得到有效測試。
目前，密集雙面板上的測試點還不夠多，每個複雜的晶片都必須配備邊界掃描電路。如果沒有邊界掃描，板級的製造缺陷查找就相當困難，甚至無法查找。藉助於邊界掃描，板級測試就極為容易，並且與晶片內的邏輯電路無關。邊界掃描也可在生產的任一階段將ATPG模式配置到晶片的掃描鏈上。
