內容簡介
《系統晶片SoC的設計與測試》內容簡介：系統晶片SoC能實現一個系統的功能，它是從整個系統的功能和性能出發，採用軟硬結合的設計和驗證方法，利用芯核復用及深亞微米技術，在一個晶片上實現複雜的功能。
系統晶片具有速度快、集成度高、功耗低等特點。《系統晶片SoC的設計與測試》全書共15章，內容包括：系統晶片的設計模式與流程、系統晶片的匯流排結構、芯核設計、軟硬體協同設計、系統晶片的存儲系統設計、系統晶片中模擬/混合信號的設計、系統晶片的低功耗設計、信號完整性、系統晶片的驗證、系統晶片的可測性設計、測試調度與測試結構的最佳化設計、芯核的測試、系統晶片的物理設計、片上網路等。
《系統晶片SoC的設計與測試》可作為電子、通信、計算機、自動控制等學科高年級本科生和研究生的教材，也適合於從事電子信息、數字系統設計、測試和維護等相關專業的研究人員、工程技術人員學習參考。
作者簡介
潘中良，博士，教授。1966年生於重慶萬縣。1991年於清華大學畢業獲碩士學位。1997年於電子科技大學(成都)畢業，獲電路與系統專業博士學位。1998年至1999年為中山大學博士後。主持或參加了國家自然科學基金項目、國家八五重點科技攻關項目以及省部級科研項目等多項。在國內外學術期刊與國際會議上以第一作者發表學術論文50餘篇，其中有20餘篇被三大檢索系統收錄。主要從事大規模積體電路的設計與測試、嵌入式系統設計、計算機套用等方面的科研與教學工作。
前言
第1章 緒論
1.1 積體電路的設計流程
1.2 系統晶片的結構
1.3 系統晶片的關鍵技術
1.3.1 設計復用
1.3.2 低功耗設計
1.3.3 軟硬體協同設計
1.3.4 匯流排架構
1.3.5 可測性設計
1.3.6 設計驗證
1.3.7 物理綜合
第2章 系統晶片的設計模式與流程
2.1 系統晶片的系統級設計
2.2 系統晶片的設計流程
2.3 系統晶片的設計方法學
第3章 系統晶片的匯流排結構
3.1 AMBA匯流排
3.1.1 先進高性能匯流排
3.1.2 先進系統匯流排
3.1.3 先進外設匯流排
3.1.4 使用AMBA的系統晶片
3.2 Avalon匯流排
3.2.1 Avalon匯流排的特徵
3.2.2 Avalon信號
3.2.3 Avalon的數據傳輸
3.3 CoreConnect匯流排
3.4 Wishbone匯流排
3.5 OCP匯流排
第4章 芯核設計
4.1 芯核的特徵與分類
4.2 芯核的設計流程
4.3 軟核與硬核的設計
4.3.1 軟核的設計
4.3.2 硬核的設計
4.4 芯核技術標準
4.4.1 VSIA的IP技術標準
4.4.2 IP交付時使用的文檔標準/規範
4.4.3 IP芯核可復用接口設計標準
4.4.4 IP智慧財產權保護
4.5 芯核的質量評估
4.6 基於芯核的系統集成
第5章 軟硬體協同設計
5.1 軟硬體協同設計的過程
5.1.1 軟硬體協同設計的流程
5.1.2 軟硬體協同設計的關鍵技術
5.1.3 軟硬體協同設計的分類
5.2 系統級規範模型
5.3 系統級多語言建模
5.4 軟硬體劃分
5.4.1 軟硬體劃分的基本模型
5.4.2 軟硬體劃分算法
5.5 軟硬體劃分的模型精煉
5.5.1 模型精煉的特徵
5.5.2 實現模型
5.5.3 精煉的過程
第6章 系統晶片的存儲系統設計
6.1 DRAM和嵌入式存儲器
6.1.1 DRAM存儲器
6.1.2 嵌入式存儲器
6.2 存儲最佳化與管理
6.2.1 重編序與重映射
6.2.2 降低存儲器匯流排的數據變遷
6.2.3 減小數據所占用的存儲空間
6.2.4 存儲系統的動態功耗管理
6.3 存儲控制
6.3.1 存儲子系統的控制與調度
6.3.2 由SDRAM構成的存儲系統結構
6.3.3 基於多種層次的存儲控制
6.3.4 高效的存儲調度方法
第7章 系統晶片中模擬/混合信號的設計
7.1 混合信號在系統晶片中的作用
7.2 混合信號系統晶片的設計流程
7.3 基於平台的混合信號電路設計
7.3.1 高性能ADC的最佳化設計
7.3.2 模擬平台
7.3.3 數字平台與混合信號平台
7.4 使用SystemC的混合信號行為模型
7.4.1 SystemC-AMS的套用領域與要求
7.4.2 SystemC-AMS層次模型的具體實現
7.4.3 模擬信號求解器層和用戶層
7.5 SystemC-AMS的設計與套用實例
第8章 系統晶片的低功耗設計
8.1 功耗的類型
8.2 低功耗設計方法
8.2.1 門級低功耗設計
8.2.2 暫存器傳輸級低功耗設計
8.2.3 算法級的低功耗設計
8.2.4 系統級的低功耗設計
8.2.5 版圖級的低功耗設計
8.3 低功耗分析與評估
8.4 系統晶片低功耗設計的匯流排編碼
8.4.1 基於漢明距離的匯流排翻轉編碼
8.4.2 基於權的匯流排翻轉編碼
第9章 信號完整性
9.1 傳輸線的反射
9.2 串擾
9.3 同步開關噪聲
9.4 信號完整性的分析模型與工具
9.5 針對信號完整性的電路設計流程
9.6 串擾的測試
第10章 系統晶片的驗證
10.1 電路的驗證與仿真
10.2 芯核的驗證
10.2.1 芯核的驗證策略
10.2.2 芯核驗證的測試平台
10.2.3 芯核時序的驗證
10.2.4 芯核接口的驗證
10.3 SOC的系統級驗證
10.3.1 硬體建模
10.3.2 協同驗證與仿真
10.3.3 系統級時序驗證
10.3.4 物理驗證
第11章 系統晶片的可測性設計
11.1 電路測試的原理與方法
11.1.1 通路敏化法及相關的測試生成算法
11.1.2 基於神經網路的電路測試生成方法
11.1.3 基於二元判定圖BDD的電路測試生成方法
11.1.4 邏輯函式的電路可測性設計
11.1.5 大規模積體電路與系統的可測性設計
11.2 系統晶片的測試模型
11.3 測試衝突
11.3.1 測試儀器的局限
11.3.2 測試衝突的分析
11.4 測試時的功耗
11.5 測試存取機制
11.5.1 系統晶片的測試數據傳輸
11.5.2 測試存取機制的設計
第12章 測試調度與測試結構的最佳化設計
12.1 測試調度
12.2 在測試矢量有固定的執行時間下的測試調度
12.3 在功耗約束下的測試調度
12.3.1 模型建立
12.3.2 在功耗約束下對等長測試的調度
12.3.3 在功耗約束下對不等長測試的調度
12.4 系統晶片的測試存取結構的設計
12.4.1 對測試匯流排進行芯核的最優分配
12.4.2 最優的測試匯流排頻寬
12.4.3 系統晶片最優頻寬劃分的實例
12.4.4 測試匯流排的最優劃分
第13章 芯核的測試
13.1 軟核的測試
13.2 微處理器芯核的測試
13.2.1 微處理器芯核的故障特徵
13.2.2 微處理器芯核的功能測試
13.2.3 微處理器芯核的內建自測試
13.3 存儲器芯核的測試
13.3.1 存儲器的故障模型
13.3.2 存儲器的測試方法
13.3.3 存儲器的內建自測試
第14章 系統晶片的物理設計
14.1 物理設計的步驟
14.2 系統晶片物理設計的特點
14.3 布圖規劃
14.3.1 布圖規劃的表示
14.3.2 展平式布圖規劃與多級布圖規劃
14.3.3 考慮底層噪聲的布圖規劃
14.3.4 引入緩衝器的互連驅動的布圖規劃
14.4 力矢量全局布局算法
14.5 布線
14.5.1 基於熱的三維積體電路布線
14.5.2 考慮串擾的布線
第15章 片上網路
15.1 片上網路的特點
15.1.1 常規系統晶片匯流排結構的不足
15.1.2 片上網路的特徵
15.1.3 片上網路的組成
15.2 片上網路的拓撲結構
15.3 片上網路的通信
15.3.1 片上網路的通信協定
15.3.2 路由技術
15.4 片上網路的設計流程
參考文獻
附錄名詞縮寫表
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