基本信息
封面譯者：夏宇聞夏嘉寧
叢書名：國外數字系統設計經典教材系列
出版社：北京航空航天大學出版社
ISBN：9787811245226
上架時間：2009-8-7
出版日期：2009年7月
開本：16開
頁碼：494
版次：1-1
所屬分類：計算機>計算機組織與體系結構>嵌入式計算機
教材>計算機教材>本科/研究生>計算機專業教材>計算機專業課程>單片機及嵌入式計算機
內容簡介
《Verilog嵌入式數字系統設計教程》講述了：通過系統設計的背景來講解數字設計，全面覆蓋了與嵌入式系統設計相關的各個方面，其中各章節不僅講述了邏輯設計本身，還闡述了處理器、存儲器、輸入/輸出接口和實現技術。《Verilog嵌入式數字系統設計教程》特彆強調在數字系統設計時，除了考慮邏輯設計外，還必須考慮用現實世界的工程方法來實現嵌入式系統的設計存在的許多約束條件和制約因素，諸如電路面積、電路的互連、接口的需求、功耗和速度性能等，重點講解基於硬體描述語言（HDL）的設計和驗證。全書列舉了大量的Verilog例子，通過把數字邏輯作為嵌入式系統設計的一部分進行講解，有效地加深讀者對硬體的理解。《Verilog嵌入式數字系統設計教程》可為計算機工程、計算機科學和電子工程學科的學生學習數字設計打下堅實的基礎。
部分目錄
第1章引言和方法學
1.1數字系統和嵌入式系統
1.2二進制表示法和電路元件
1.3實際的電路
1.3.1積體電路
1.3.2邏輯電平
1.3.3靜態負載電平
1.3.4電容負載和傳播延遲
1.3.5線路延遲
1.3.6時序
1.3.7電源
1.3.8面積和晶片封裝
1.4模型
1.5設計方法學
1.6全章總結
1.7進一步閱讀的參考資料
練習題
第2章組合電路基本知識
2.1布爾函式與布爾代數
2.1.1布爾函式
2.1.2布爾代數
2.1.3布爾方程的Verilog模型
2.2二進制編碼
2.2.1使用向量的二進制編碼
2.2.2位錯誤
2.3組合元件和積體電路
2.3.1解碼器和編碼器
2.3.2多路選擇器
2.3.3低電平有效邏輯
2.4組合電路的驗證
2.5本章總結
2.6進一步閱讀的參考資料
練習題
翻譯原因
本書的翻譯是由兩位年輕人和我共同完成的，其中一位已經在生命科學和電子科學的交叉領域探索了10年。由於她的幫助，我只需要翻譯第6～10章，以及幾個附錄。我們互相交換審核，顯著提高了翻譯的質量，並加快了翻譯的進度。
翻譯本書的出發點是，幫助所有對數字系統設計感興趣的年輕人學習和掌握嵌人式數字系統的新技術和新方法。因此在翻譯的過程中，我們儘量從讀者理解課程內容的角度出發，思考如何才能更清楚、更準確地用中文介紹書中的內容。由於本書是針對計算機軟體專業大學本科二年級學生的課程，所以作者的講述是從基礎電路知識開始，逐步深入，最後試圖達到對嵌入式系統有比較深刻和全面理解的高度。
在翻譯的過程中，我們逐漸對作者在這一領域深厚的學術和工程設計功底有了比較深刻的體會。作者通過問答的方式幫助學生理解基礎知識的教學方法，確實是每位教師應該學習的。這就是那么多著名大學的教授和Tensilica設計公司的首席科學家對本書做出如此之高評價的原因。
翻譯過程
前言、序言、第1～5章的翻譯由夏嘉寧完成，目錄、第6～10章以及附錄A、B、C、D和索引的翻譯由夏宇聞完成；其中第9章的翻譯初稿由北京航空航天大學高等工程學院的本科生王文杰同學完成。王文杰同學是我在北京航空航天大學的關門弟子，他在完成畢業設計後，以總分第一名的成績被清華大學微電子所錄取為IC設計專業的碩士研究生。
全書的最終審校和定稿由夏宇聞負責。本書的終稿完成後，經過上海瀾起IC設計公司技術總監山崗先生的認真審閱。北京神州龍芯IC設計公司的樊榮、陳岩、甘偉、劉家正、周鵬飛等工程師，和正在實習的研究生李鵬、宋成偉、邢志成、徐樹、彭寅、田宇等同學認真閱讀了全書的翻譯稿，並提出了寶貴的修改意見，他們的反饋顯著提高了翻譯的質量，
讀者評價
《Verilog嵌入式數字統設計教程》是通過系統設計的背景來講解數字設計的，作者採用了這種最先進的現代純的教學途徑。《Verilog嵌入式數字系統設計教程》儘量縮減與目前實際設計方法沒有關係的已過時篇幅，而把講述的重點放在現代化的和不斷發展著的設計技術上基於硬體描述語言（HDL）的設計和驗證是《Verilog嵌入式數字系統設計教程》的講解重點，書中使用了大量的Verilog例子，通過把數字邏輯作為嵌入式系統設計的一部分進行講解，有效地加深了讀者對硬體的理解嵌入式數字系統是由硬體和軟體兩部分組成的，因此數字系統的設計和分析必須要有硬體的基礎知識《Verilog嵌入式數字系統設計教程》可為計算機工程、計算機科掌和電子工程學科的學生學習數字設計打下堅實的基地。Verilog嵌入式數字系統設計教程DigitalDesign：AnEmbeddedSystemsApproachUsingVerilog。從系統設計的內容和視角，對數字設計進行講解大量列舉Verilog例子，以展示硬體描述語言（HDL）在抽象行為級和暫存器傳輸級的使用，以及如何用於低層次的驗證和驗證環境的梅建。全書始終包含許多可以實際運行的例子，幫助讀者加深對書中內容的理解，並提升本書的保存價值。相應的網頁可連線到：Synplicity、Mentor Graphics和Xilinx的FPGA設計工具，本書中所有例子的Verilog原始碼，講課用幻燈片，實驗室硬項目，練習題的解答。
譯者、作者簡介
作者
阿申登（PeterJ，Ashenden）是阿德萊德太學的副教授靶,AshendenDesign公司的創辦人這是一家專門從事電子設計自動化EDA業務的諮詢公司Ashenden博士一直專心致力於IEEEVHDL標準委員會的工作，並在VHDL語言的進一步發展中，縫續發揮重要作用在2003—2005年期間，他曾擔任IEEE設計自動化標準委員會的主席，該委員會負責管理EDA領域所有IEEE標準的開發和制定，他目前是VHDL，VHDLAMS及羅棗塞塔規範語言Rosettaspecificationlanguage標準的技術編輯。
譯者
夏字聞，多年來一直從事數字邏輯和嵌入式系統的設計研究，與國際設計界有著密切的技術聯繫。近十年來一直從事VerifogHDL教學和設計研究工作，是國內第一本verilog數字系統沒計教材的作者，並受到廣泛好評。
